呼唤高手，如何消除CPLD设计中的组合环警告？

鄙人用CPLD实现一个数字系统，用Verilog HDL描述。芯片是Lattice公司的ispLSI1032E，集成开发环境用ispDesignEXPERT，编译通过，但给出了如下警告：
Timing Analyzer
Reading design dds_design ....
43121 WARNING: Design has combinational cycles
致使片子一上电运行，非常烫手，上面说该设计中有组合环，不知如何消除此警告。已经卡在这两礼拜了，着急啊！
还望对硬件描述语言或CPLD/FPGA熟的高手给予指点，先谢了！！！
麻烦编辑给推荐一下吧。